VHDL로 inverter 구현
1) transport delay: 2ns
2) inertial delay: 2ns
- input 신호 1ns 일때, output?
이거를 구현하는건데요. 제가 처음하는거라서 대충 이렇게 코드를 썼는데요.

library ieee;
use ieee.std_logic_1164.all;

entity inverter is
  port ( i1 : in std_logic;
         i2 : out std_logic );
end inverter;

architecture Behavioral of inverter is
begin
  i2 <= not i1;
  
end Behavioral;

이렇게 짜봣는데요 i1을 인풋, i2를 아웃풋으로 놓고 i2= not i1 이렇게 놓았는데
컴파일이 안되네요. 처음 쓰는 프로그램이라 뭐가 틀린지도 잘 모르겠네요. 계속 이리저리 바꿔도 안되고..
Modelsim xe 사용법 잘 나온 사이트 같은거 있으면 가르쳐주시면 감사하겠습니다.
PGR능력자 분들의 많은 도움 부탁드려요!