제가 ModelSIM으로 vhdl을 공부하고 있습니다.
MUX41에서 testbench를 만들으라 하는데 머리가 안돌아가네요^_^
그래서 부탁하나 드립니다.
MUX41소스는
library IEEE;
use IEEE.std_logic_1164.all;
entity MUX41 is;              
port(i0, i1, i2, i3 : in std_logic;
    sel : in std_logic_vector(1 downto 0);
    Z : out std_logic);
end MUX41;
architecture behavior of MUX41 is
begin
    P0 : process(i0, i1, i2, i3, sel)
    begin
        case sel is
        when "00" => Z <= i0;
        when "01" => Z <= i1;
        when "10" => Z <= i2;
        when others => Z <=i3;
        end case;
    end process;
end behavior;
인데 testbench를 만들어주셨으면 좋겠습니다^_^